Открыта вакансия
===
https://fpga-systems.ru/board/rabota/ishchu_sotrudnikov/fpga_programmist/1-1-0-321
===

📝Вакансия: Разработчик FPGA (ПЛИС) Senior
Компания: Skillton;
Локация: РФ, Нижний Новгород;
Формат: удаленка или офис
Занятость: fulltime, 5/2;
Опыт: от 10 лет;

🛠Описание задач:
Разработка проектов в области беспроводных систем связи:
• Реализация радиорелейных систем связи
• Создание технологий и аппаратно-программных решений для систем сотовой связи 4G/LTE/5G
• Создание систем микроволнового и миллиметрового диапазонов
• Разработка систем беспроводной связи для транспорта и других приложений
• Разработка антенн и приемопередатчиков.

🛠⚙️Чем предстоит заниматься:
• Проектирование архитектуры аппаратных модулей, IP-ядер и FPGA-проектов,
их имплементация, верификация и сопровождение;
• Реализация алгоритмов по цифровой обработке сигналов
• Реализация высокоскоростных интерфейсов
• Отладка FPGA-проектов для Xilinx FPGA;
• Поддержка существующих продуктов;
• Написание документации на разрабатываемые аппаратно-программные средства.

📩Контакты: @moskvicheva_olga или hr@skillton.ru

Товарищи! Мы открываем регистрацию на традиционное умопомрачительное мероприятие - FPGA-Systems 2024.1

Участие бесплатно. Собираемся в Москве , Питере и Томске/Новосибирске

Нужно просто пройти по ссылке fpga-systems.ru/meet и забронировать место в зале.

Погнали!

PS:: без ядра ни куда, YADRO правит бал в этом году, так што там с вас им лайк подписка комментарий

В канале https://t.me/docstech_offical идет прямая трансляция с телефона сегодняшней конференции по китайской элементной базе для ответственных применений

Сегодня буду выкладывать вам пару-тройку pdf-ок для факультативного освоения.

Первый в очереди документ 10 летней давности, в котором разобраны отличия SV от V

SystemVerilog is not just for Verification! This paper examines in detail the synthesizable subset of SystemVerilog for ASIC and FPGA designs, and presents the advantages of using these constructs over traditional Verilog. Readers will take away from this paper new RTL modeling skills that will indeed enable modeling with fewer lines of code, while at the same time reducing potential design errors and achieving high synthesis Quality of Results (QoR).

===
@fpgasystems_events - канал плисовых новостей
===

===
Комрадс, я запустил e-mail рассылку с приглашением на конференцию FPGA / RTL / Verification инженеров fpga-systems.ru/meet

Если вам для получения разрешения необходимо именное пригласительное письмо, напишите мне в личку @KeisN13
Также, если нужно отправить приглашение на официальную почту вашего предприятия также дайте знать в личке

Второй документ в списке - презентация по основам статического временного анализа - Static Timing Analysis - оно же в простонародье STA. Важная часть проектирования на ПЛИС - это понимание возникновения отрицательных временных запасов (слаков) по сетап и холд, а также методов избавления от них (парочка методов была разобрана на одном из стримов). Отрицательные значения в setup и hold приводят к некорректной работе проекта. Даже значение в -0,001ns может стать фатальным.

Также более подробный разбор с формулами для разных случаев временного анализа описан в 6 частях на нашем сайте (часть 1, или результат поиска)
===
@fpgasystems_events - канал плисовых новостей
===

Разбор нескольких типовых вопросов по основам Verilog, которые можно услышать на собеседовании
===
@fpgasystems_events - канал плисовых новостей
===

Продолжим презентацией по интерфейсам в SV
===
@fpgasystems_events - канал плисовых новостей
===

3344 почти как 1122 (только для дотеров)

Список бесплатных Instructor-led тренгов на май 2024.

Using the Quartus® Prime Software
May 14-15
https://learning.intel.com/Developer/learn/courses/863/using-quartusrsoftware

Using the Quartus® Prime Software
May 15-16
https://learning.intel.com/Developer/learn/courses/863/using-intelr-quartusrsoftware

Verilog HDL Advanced
May 21-22
https://learning.intel.com/Developer/learn/courses/861/verilog-hdl-advanced

Timing Analysis: Lecture
May 23
https://learning.intel.com/Developer/learn/courses/989/intelr-fpga-timing-analysis-lecture

Timing Analysis: Hands-On Labs
May 24
https://learning.intel.com/Developer/learn/courses/990/intelr-fpga-timing-analysis-hands-on-labs

Timing Analysis: Lecture
May 28
https://learning.intel.com/Developer/learn/courses/989/intelr-fpga-timing-analysis-lecture

Timing Analysis: Hands-On Labs
May 29
https://learning.intel.com/Developer/learn/courses/990/intelr-fpga-timing-analysis-hands-on-labs

смотрите как делалсась первая плис в мире

Комрадс, конфа близится, а мест все меньше и меньше, если пропустили новость про наш весенне-летний слет, то вот он

Fpga-systems.ru/meet

Касательно видеокарты на плис у разработчика взяли комментарии к проекту и сделали чуть более раскрывающее видео https://youtu.be/yzuoGkXl8Vk?si=XIy62WqhHYJ9Px7s

Сообщество Genesis организует серию образовательных митапов, посвященных разработке электроники, embedded software, домашним экспериментам с железом и промышленному дизайну. Митапы ведут эксперты, работающие в отрасли, и профессиональные преподаватели.

Первая встреча пройдет 12 мая, в 18:30, в Failover Bar.

Встреча посвящена программируемым схемам (FPGA, или по-русски - ПЛИС). Такие схемы используются для быстрого создания и прототипирования электроники. Вам не нужно паять транзисторы, а можно просто написать три строчки кода, провести симуляцию и все заработает!

Мы проведем краткий экскурс в историю FPGA: как возникла идея создания гибких инструментов разработки цифровых устройств, и как это выглядит на практике прямо сейчас. Темы, которые мы будем обсуждать:

1. Отличие ПЛИС от других привычных электронных схем;
2. Развитие FPGA с начала времен и до наших дней;
3. Основные термины, принципы работы и способы проектирования;
4. Почему проектирование на FPGA - это программирование? Языки описания аппаратуры, что это и как использовать на примерах;
5. Применение FPGA: разработка процессоров, машинное обучение и нейронные сети, цифровая обработка сигналов.

Господа, не забываем, што у вас осталась 1 неделя (или 7 дней или 168 часов) до окончания приема заметок о вашем опыте или заметок о том как вы решали ту или иную задачу/проблему связанную с проектированием на ПЛИС.

Второй номер FPGA журнала ждет ваших текстов с картинками и кодом до 12 мая

Все подробности на странице журнала fpga-systems.ru/fsm

Ребята, по конференции fpga-systems.ru/meet
у нас остался один получасовой слот в Питере 12:30-13. Может быть есть еще кто-то, кто хотел бы выступить там?
Напишите мне @KeisN13

Вышел релиз 0.0.12 тула для конвертации системверилога в верилог - sv2v. В новой версии исправили множество ошибок и добавили некоторые полезные улучшения. Например, always_comb и always_latch теперь выполняются в нулевом времени, как этого требует стандарт. Список наиболее значимых изменений найдёте по ссылке и в списке закрытых issue.
Напомню, что проект sv2v изначально разрабатывался с целью обеспечить поддержку SV в синтезаторе Yosys. В связи с этим, преобразование несинтезируемого SV в нём на зачаточном уровне.

Больше опенсорсных новостей ищи в канале https://t.me/enginegger